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国家自然科学基金委员会关于发布《半导体集成化芯片系统基础研究》重大研究计划2005年度项目指南及申请注意事项的通告

  研究将信息处理算法映射为SOC的优化体系结构、软硬件划分和软硬件协同设计、硬件映射和软件编译等关键问题。
  (2)芯核及其可复用性和可嵌入性
  研究芯核在各个设计层次上的标准化描述、精确的特性模型及芯核特性的提取方法。研究芯核的可复用性和可嵌入性。
  (3)可重构系统
  研究异构多核、可重构的体系结构及硬件可编程电路和系统。
  (4)高性能、低功耗电路与系统
  研究各个层次的高性能、低功耗的设计方法,系统结构和电路技术,尤其是降低纳米尺寸IC漏电的低功耗电路技术,探索新型的高性能、低功耗电路形式。
  (5)新型定时系统与异步系统
  研究新型的定时系统,精确控制和减小时钟偏移。研究片上网络(network on a chip)和数据驱动的异步系统。
  (6)模拟、射频及混合信号集成电路
  研究SOC中关键性的模拟、射频电路IP模块。研究IC中的混合信号串扰效应以及保持信号完整性的关键技术。
  SOC的综合、验证与测试(涉及领域:数学、计算机、微电子)
  科学目标:
  研究SOC设计、测试理论与方法,为SOC的综合、验证和测试提供高效率、大数据量的算法,为开发SOC的EDA工具提供科学依据。
  研究内容:
  (1)芯片系统的行为表示
  研究能预估功耗、互连线延时、噪声、可靠性等SOC的重要性能指标。研究验证测试的高层次抽象模型和层次式、结构化表示理论。
  (2)互连线的建模、仿真与线网综合
  研究互连线的建模与快速仿真的数学方法。研究时钟线网和电源线网的仿真和综合。
  (3)与物理层相关的系统综合
  研究与物理层相关的系统综合方法,即将系统综合和布图综合融合起来的方法,解决设计不收敛的难题。
  (4)从行为级到版图级的验证与测试生成
  研究设计验证的形式方法和非形式方法(模拟和测试)。研究能反映SOC重要指标(功耗和互连线延迟)的故障模型和故障模拟技术。研究行为级、逻辑级、电路级和版图级等各种层次的验证与测试生成方法。
  (5)SOC的测试方法
  研究模拟电路测试、数-模混合电路测试、软-硬件协同测试、可复用芯核测试、低功耗测试等问题。
  (6)SOC的可测试性、自修复和容错设计
  针对SOC的故障模型,研究SOC的可测试性设计:SOC中嵌入芯核的测试体系结构和方法,SOC的自测试、自修复和容错设计等。研究用于层次式芯核的BIST测试的可复用性、可扩展性。


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